多比特跨时钟域 sdc约束求助

dyytx · 发表于 2017-2-14 22:00:54

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比如说有数据data[7:0] ，要从clka到clkb，sdc约束set_max_delay该怎么设置，保证clkb采到的数据是clka的同一拍的数据，不会造成比特之间延迟过大？

yangweijlu · 发表于 2017-2-15 10:17:39

如果是异步时钟，要做同步处理，不能直接设置set_max_delay，因为不能保证亚稳态。

杰克淡定 · 发表于 2017-2-15 11:44:07

伪命题，你都说是异步了，这个路径天然就是false path，无论怎么约束，都无法保证clkb采到clka下同一拍的多bit数据。这不是通过约束能解决的问题，这属于异步逻辑设计上的问题。

dyytx · 发表于 2017-2-15 13:55:52

回复 3# 杰克淡定

那有什么办法能发现多比特跨时钟时，比特之间是否有很大的延迟？

eggcar · 发表于 2017-2-15 15:36:19

max delay怎么设也保证不了，max delay只是在false path的基础上加上了对路径传播延迟的最大值限制，防止用false path的时候无法约束传播延迟。用插reg的方法同步两个时钟域，逻辑上就不允许一个周期内完成同步

dyytx · 发表于 2017-2-15 16:17:55

回复 5# eggcar

我的意思是说各比特之间延迟相差很大（假设bit0在第m个cycle到目的clkb，bit1可能在第m+1个cycle到clkb），是不是可以用set_max_delay来约束？

eggcar · 发表于 2017-2-15 17:15:03

回复 6# dyytx

没法保证，用fifo

杰克淡定 · 发表于 2017-2-15 19:12:28

回复 6# dyytx

你如果为了减小多bit之间的延时差异，可以通过在每个bit的起点create clock，在各自终点设置stop pin，CTS时可以平衡它们之间的延时差。但是你如果想通过约束来实现clkb抓到clka下的同一拍多bit信号，不可能做到，缘木求鱼了；应该从设计上去解决！不是约束！！

dyytx · 发表于 2017-2-15 20:06:17

回复 8# 杰克淡定

怎么通过设计保证比特之间的延时不会相差太大呢？

杰克淡定 · 发表于 2017-2-16 09:02:12

回复 9# dyytx

好吧，你赢了，词穷

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