SystemVerilog for Design

xiaohanhaowei · 发表于 2017-1-14 17:14:59

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system verilog，有下载需求的拿走

weigaozu · 发表于 2017-1-15 10:12:00

回复 1# xiaohanhaowei

感谢分享，呵呵。

apteye · 发表于 2017-1-15 17:06:29

thanks for design

YJC201314 · 发表于 2017-1-15 20:52:11

谢谢
，学习学习

higoogle · 发表于 2017-1-16 15:36:00

给个目录，要不然不知道是啥

vigorkylin · 发表于 2017-1-17 10:36:23

本帖最后由 vigorkylin 于 2017-1-17 10:43 编辑

这种PDF不知道怎么扫描出来的，扫成一张纸，一行字一行字的扫丢了，严重影响阅读

补充：严重怀疑每页纸只扫了半张
未命名.PNG

32页就扫了几行，下面全没了就33页了

mailtoanoopbabu · 发表于 2017-1-17 12:28:20

fgjfjhkfgjlhgkjgh

xiaohanhaowei · 发表于 2017-1-18 11:00:59

回复 6# vigorkylin 这个真不好意思，我以为扫的的时候我把每一张都贴符实了，

xiaohanhaowei · 发表于 2017-1-18 11:03:57

回复 6# vigorkylin
为表补偿，你看这里边有哪个你需要，我给你发邮箱

vigorkylin · 发表于 2017-1-18 13:01:57

回复 9# xiaohanhaowei

systemverilog里面有关于UVM的书籍吗？有的话分享给大家呗，不方便分享就发我邮箱吧，如果有的话你私信我一下我把邮箱给你。

谢谢！

[资料] SystemVerilog for Design