systemverilog的约束constraint--约束一个数是2的幂次方

cy_00521

rand bit [31:0] hwdata;请约束hwdata所有bit位相加为1，如何写?

constraint  cons  {for(int i=0;i<32;i++)
                       begin
                           sum=sum+hwdata[i];
                       end
                   sum==1;
                  }
这种写法对么？

cy_00521

9. 语法5：总线的断言函数
   总线就是好多根bit线，共同表示一个数。SVA提供了多bit状态一起判断的函数，即总线断言函数：
   (1) $onehot(BUS)      ————BUS中有且仅有1 bit是高，其他是低。
   (2) $onehot0(BUS)     ————BUS中有不超过1 bit是高，也允许全0。
   (3) $isunknown(BUS)   ————BUS中存在高阻态或未知态。
   (4) countones(BUS)==n ————BUS中有且仅有n bits是高，其他是低。

cy_00521

9. 语法5：总线的断言函数
   总线就是好多根bit线，共同表示一个数。SVA提供了多bit状态一起判断的函数，即总线断言函数：
   (1) $onehot(BUS)      ————BUS中有且仅有1 bit是高，其他是低。
   (2) $onehot0(BUS)     ————BUS中有不超过1 bit是高，也允许全0。
   (3) $isunknown(BUS)   ————BUS中存在高阻态或未知态。
   (4) countones(BUS)==n ————BUS中有且仅有n bits是高，其他是低。

lx2116

个人愚见，可以rand bit hwdata[31:0];
constraint cons {hwdata.sum==1'b1;}
最后可以再用流操作符把这个变量打包进一个32位的变量中

lx2116

回复 4# lx2116


   若有错误，还请指正。