初学者对于verilog assign赋值语句的小困惑

wenfangsibao

简单地问，就是在赋值语句里加不加assign有什么区别呢，比如：1） assign a=b;
2)            a=b;
会产生什么不同的结果吗？

wzc92

赋值语句？能说具体点吗？或帖写程序除出来

wenfangsibao

回复 2# wzc92

我想写一段关于alu的代码，里面有加法器。除了module里的端口列表以为，需要一些内部逻辑的定义。对于这些内部逻辑的定义，比如中间的那些超前进位输出c1,c2,....,该怎样定义呢？加不加assign？

wzc92

加assign，基本上就是组合逻辑；
不加，那一般你得写在always语句里，变成时序逻辑；
这个得看设计者，你的意愿。

wuxiaoqing1

不太明白楼主的具体意思，难道说得是以下两种方式？
1) wire[BIT-1:0] b;
assign b=a;
2)wire [BIT-1:0] b=a ;

我写code倒是经常用第二种方式，好像跟第一种没差。

braxton19831015

两种方式综合出来的电路不一样。 第二种属于声明时同时赋初值，第一种的assign，当a有变化时马上传递给b。

wzc92

回复 5# wuxiaoqing1


   你说的第二种方式我倒是很少用。这样的赋值方式，我一般多用reg或parameter。   我的意思是两种赋值方式：
   1、assign b=a；
   2、always @（*/posedge clk） //分组合和时序
            b=a；

huster

回复  wuxiaoqing1


   你说的第二种方式我倒是很少用。这样的赋值方式，我一般多用reg或parameter。  ...
wzc92 发表于 2016-10-23 18:16

                               
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组合没差别，如果是时序当然有差别

河源皮

楼主的意思为什要有assign,  
没有为什么，标准中定义的连续赋值就只有assign a=b，没有a=b，而你又要用连续赋值来描述电路那你说你用什么语句。

sme-ic

回复  wuxiaoqing1


   你说的第二种方式我倒是很少用。这样的赋值方式，我一般多用reg或parameter。  ...
wzc92 发表于 2016-10-23 18:16

                               
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   组合电路时，没差别。
   放在always里，一般是组合电路有点复杂，条件多，用assign描述时太复杂，不好理解，放在always里用if...else...比较清晰明了。