在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3023|回复: 6

[求助] FPGA高速通信电路PCB设计疑问

[复制链接]
发表于 2016-9-16 20:24:39 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
硬件电路设计。正在设计1块印制板,一块V7+TMS320C6678,他们之间采用RapidIO 4X模式完成数据交换,请问在布板时,FPGA(GTX)与DSP连接的4对收、4对发高速串行查分对需要做等长设计吗????
另外V7还与另外一块FPGA通过8对高速串行查分对(均为GTX)互连,走RapidIO协议,他们之间的传输线需要做等长设计吗????
发表于 2016-9-16 22:58:13 | 显示全部楼层
收之间、发之间可独立等长时间的
 楼主| 发表于 2016-9-16 23:09:03 | 显示全部楼层
回复 2# tingtingma0109


    没看懂,能否说详细点,谢谢!
发表于 2016-9-17 16:06:01 | 显示全部楼层
肯定的
发表于 2018-4-26 11:13:50 | 显示全部楼层
赞同2楼的回复
发表于 2018-4-26 20:08:01 | 显示全部楼层
可以参考一下PCIE走线规则
发表于 2018-8-28 10:05:49 | 显示全部楼层
回复 1# xg_iceki


    差分对组内不需要做等长,只需要做差分对内等长就可以了
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-24 10:40 , Processed in 0.437999 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表