PLL使用XOR作为鉴相器后无法锁定

最初的梦想

目前在设计一个新架构的PLL，采用的XOR为鉴相器，simulink建模以后在目标频率左右0.5G范围内可以锁定，但是实际电路用cadence做瞬态仿真就无法锁定。
所以想要请教一下以XOR为鉴相器的架构锁频范围如何确定的？为何实际电路无法锁定，该如何修改？
希望各位大虾不吝赐教

最初的梦想

顶一下

最初的梦想

怎么分析啊？

semico_ljj

回复 1# 最初的梦想


   架构图都没有

shadow_cuk

不清楚你这个xor是个什么样的，如果只是一个异或门，首先不知道你目标频率是多少，xor可能会锁定到目标频率的谐波上去，另外xor pd对输入信号占空比比较敏感，可能需要对参考和反馈信号做一次二分频保证有50%占空比。

最初的梦想

回复 5# shadow_cuk


    多谢指点，目标频率大约3G，simulink仿真低于2.5G就会无法锁定，所以感觉并不是锁定在谐波频率上，不知道怎么修改。


而且cadence里实际电路搭出来我初始频率给多少都没法锁定

最初的梦想

回复 4# semico_ljj


    我贴上simulink的model，麻烦帮我看一下鉴频范围怎么提升~

shadow_cuk

回复 7# 最初的梦想


这个属于I型pll，频率捕获范围有限，怎么推导我不知道，基本没见过有用这种类型的架构。
贴一段《射频微电子》上的评论

Second, the simple PLL suffers from a limited “acquisition range,” e.g., if the VCO
frequency and the input frequency are very different at the startup, the loop may never
“acquire” lock. 2 Without delving into the process of lock acquisition, we wish to avoid this
issue completely so that the PLL always locks.


很简单，lpf那边加个积分器，改成II型的。

kevin_dong

顶两下

最初的梦想

回复 8# shadow_cuk


    多谢，这个确实是一类PLL，锁定范围有限，目前simulink的锁定范围也可以接受，但是在cadence里就不行了，完全锁定不了