画完stdcell,run lvs 出现了问题

汗点瓷 · 发表于 2016-8-1 10:52:32

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大神，求解：
我画完一个stdcell 后，run lvs 出现了如下问题，请大神帮忙解释。

汗点瓷 · 发表于 2016-8-1 10:57:47

回复 1# 汗点瓷

因公司电脑原因，图片无法上传，我口述一下lvs结果问题吧：

bad component subtype ，layout 中的MN(N_12_LPRVT) ,spice 中的MN(N_12_LPHVT)

请大神指导。

Snowy2016 · 发表于 2016-8-1 11:53:16

就是你的Device type错了，电路中是N_12_LPHVT，而你的layout中是N_12_LPRVT，差别就在于HVT和RVT，应该是你的layout某个层次用错了。

suly · 发表于 2016-8-1 13:31:42

一个是high voltage 一个是regular，layout里缺一层HV的layer

fan309550595 · 发表于 2016-8-1 14:05:30

电路器件和layout器件没有对应上

kopzinc · 发表于 2016-8-1 14:18:13

回复 2# 汗点瓷

bad component subtype 都说的很明白了，器件类型不同。你可以在工艺文件中找下两种器件的识别层都是什么，肯定会有识别层定义这件事。

汗点瓷 · 发表于 2016-8-1 17:10:13

回复 3# Snowy2016

谢谢解答，我少画了两层，加上后就解决了。

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