求下面电路能容忍的最大positive clk skew和最大negative clk skew

云霄大大

回复 9# shujixyz

有个疑问啊， 是不是应该把clk先到的哪个register作为第一级？ 当DFF1比DFF2早到，即positive slew的时候计算 DFF1->DFF2? 相反的 计算negative slew的时候对应的是  这样理解对不对？

diyangguang

不错的题目

zhouweiscut

虽然负skew对setup time违例有影响，但是setup time违例与时钟频率有关，所以通过setup time违例是没法确定负skew的范围,即Tc-q + Tmax + Tsetup < Thold - Tjitter(-)；
正skew影响hold time违例，即Tc-q + Tmin > Thold + Tjitter(+);
注意到图中存在两种方向的路径，DFF1->DFF2，DFF2->DFF1，以及DFF2->DFF2，它们之间的路径都需要满足hold time，
DFF1->DFF2，Tmin = 4ns, Tjitter(+) < 4ns; 由于这个路径方向和时钟方向相同，所以计算出来的是正skew，
DFF2->DFF2, Tmin = 3ns, Tjitter(+) < 3ns; 由于这个路径方向和时钟方向相同，所以计算出来的是正skew，
DFF2->DFF1，Tmin = 4ns, Tjitter(+) < 4ns; 由于这个路径方向和时钟方向相反，所以计算出来的是负skew，

总结 Tjitter(+) < 3ns， Tjitter(-) < 4ns

zhouweiscut

更正：
DFF2->DFF1，Tmin = 4ns, Tjitter(-) < 4ns; 由于这个路径方向和时钟方向相反，所以计算出来的是负skew，

capcomwf

虽然负skew对setup time违例有影响，但是setup time违例与时钟频率有关，所以通过setup time违例是没法确定 ...
zhouweiscut 发表于 2016-6-24 22:33

                               
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感觉DF2到DF2计算的是jitter不能当做DF1和DF2之间的skew看吧

victorz11

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