vcs 混合编译第二步找不到文件或路径

9065574912 · 发表于 2016-6-21 11:51:24

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Error-[SFCOR] Source file cannot be opened
  Source file "tb" cannot be opened for reading due to 'No such file or
  directory'.
  Please fix above issue and compile again.

1 error
CPU time: .250 seconds to compile
make: *** [elab] Error 255

makefile中写的是elab： vcs tb

感谢lgen7604 提供的源代码

justfigo · 发表于 2016-6-21 12:57:11

回复 1# 9065574912

那就是找不到tb这个文件啊

9065574912 · 发表于 2016-6-21 13:31:03

回复 2# justfigo

是啊，不知道该怎么解决vcs [elab_options] [libname.]design_unit

design_unit就是tb

justfigo · 发表于 2016-6-21 13:34:58

一般仿真调用的是.v 或者是.sv，用全路径名称试试

9065574912 · 发表于 2016-6-21 13:37:29

回复 4# justfigo

混合编译
vcs [elab_options] [libname.]design_unit

design_unit

Here, the design_unit can be one of the following:
module
Verilog top module name

我感觉是libname好像没有整明白，所以求助

9065574912 · 发表于 2016-6-21 13:39:12

因为makefile中只是elab： vcs tb

9065574912 · 发表于 2016-6-28 09:07:50

这是要沉的节奏呀

succy · 发表于 2016-12-4 13:38:53

最后解决了没？我也遇到相同的问。

yinqingyu · 发表于 2016-12-4 14:36:36

把tb rename 成tb.sv
然后在tb.sv 的当前路径下直接run: vcs -sverilog -tb.sv 试一试

jsncepu · 发表于 2023-5-31 11:47:51

thanks

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