pll中可编程分频器的相位噪声问题

1261015620

最近仿真pll的相位噪声，先仿出各模块的噪声，再用matlab代码拟合，可是仿出的分频器相位噪声高于参考晶振的相位噪声（一般参考晶振的相位噪声在低频偏下达到-150dBc/Hz）,而分频器的相位噪声达到了-140dBc/Hz，因为分频器与参考噪声是同样经过一个闭环传函达到输出端的，所以导致最终的pll相噪在低频偏下跟随分频器而非参考噪声，10K频偏下相噪才-75dBc/Hz左右。我想改善低频偏时的相噪性能，在不改变环路参数（如分频比等）的条件下，只有降低分频器的相噪，那么该从哪下手呢？
ps：分频器结构采用的是pulse-swallow divider的结构，实现1000-1800的分频比

hughhuang

回复 8# 1261015620


   嗯。比如我看2014年JSSC A 28 GHz Hybrid PLL in 32 nm SOI CMOS或者2014年ISSCC 的Bang-bang digital PLLs at 11 and 20GHz with sub-200fs integrated jitter for high-speed serial communication applications 他们的floor noise 也就-140dBc/Hz左右。但是也不好说能不能做的更低，毕竟我没有阅读过很多文献。不过我觉得改频分比 比 优化分频器容易一些吧，当然还是要看你的具体应用

hughhuang

你分频器的噪声才-140dBc/Hz，而输出达到了-75dBc/Hz，明显不是分频器起主要作用啊，估计是鉴频鉴相器的噪声太大了吧。

hughhuang

回复 1# 1261015620


   也可能是VCO的相躁太大，这主要看你的环路传输函数。但是我感觉对于10k处的相躁应该是鉴相器贡献的，你的带宽应该不会小于10k吧。

1261015620

回复 2# hughhuang



不是的，-140dBc/Hz是分频器的输出端的相位噪声，这个噪声要经过一个闭环传函达到输出端，而闭环传函的低频增益有60多dB，直接导致低频下的pll相噪到了-70多dBc/Hz

rong00i8

看一下noise summary，哪些管子贡献比较多再优化。倍频太多，低频pnoise确实不好弄

hughhuang

回复 4# 1261015620


   低频增益这么高啊？好吧，如果不想改变环路参数，那只能考虑优化分频器了。

hughhuang

总感觉你这个分频比有问题啊，一般实际芯片的floor noise也要-150多dBc/Hz，你这个低频增益这么大，会不会即使分频器做的很好了，也不会有明显的改善啊？

1261015620

回复 7# hughhuang


   啊？floor noise是本底噪声吗？这么说分频器的相噪已经算是很低了？如果是这样，那是不是只有考虑降低分频比才能降低pll低频下的相位噪声了...

gugu2558

thanks