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大家好!今天在用verilog写testbench的时候遇到了以下问题:
以下是我写的代码:
- initial
- begin
- @(posedge clk);
- rx_dv <= 1'b1;
- rxd <= $fopen("rxd1.txt", "r");
- #2000;
- @(posedge clk);
- rxd <= $fopen("rxd2.txt", "r");
- #2000;
- @(posedge clk);
- rxd <= $fopen("rxd3.txt", "r");
- #2000;
- @(posedge clk);
- rxd <= $fopen("rxd4.txt", "r");
- end
复制代码
rxd1.txt文件内容:
@
8'b00100100
rxd2.txt文件内容:
@
8'b10101001
rxd3.txt文件内容:
@
8'b10101110
rxd4.txt文件内容:
@
8'b01101011
但是,用questasim仿真后,监控结果如下:
#
# **** time= 1300000 ****
# OK! txd= 4,rxd= 4
#
# **** time= 3300000 ****
# OK! txd= 5,rxd= 5
#
# **** time= 5300000 ****
# OK! txd= 6,rxd= 6
#
# **** time= 7300000 ****
# OK! txd= 7,rxd= 7
为什么rxd得到的数据和文件中的不一样呢?求解。 |