关于UVM中interface的编写问题

时光机器人

各位大神，我正在学习张强大神的那本UVM那本书，关于interface文件的编写有几个不明白的问题，希望大神们能帮助我学习进步！先谢谢大家！
      张强大神的那本书中关于interface是这样写的
   interface my_if(input clk, input rst_n);

     logic [7:0] data;
     logic valid;
   endinterface
可以理解为它的输入输出公用data信号，使能公用valid信号；如果我现在有一个DUT模块，它有输入信号clk 、rst_n、load、start、data_in和输出信号data_out等六个信号，其中data_in和data_out为8位的信号，我是这样编写interface的
interface my_if（input clk ，input rst_n）
   logic         load；
   logic         start；
   logic [7:0] data_in_1;
   logic [7:0] data_out_2;
endinterface
能否把load start信号写在my_if后边的括号里面？写在括号里面和写在括号外边有什么区别？

grow

写在括号里面的话
my_if    if1(clk, rst_n, load, start);
把if1传入driver中时，你怎么驱动load和start呢？

时光机器人

回复 2# grow

您能给我讲解清楚点吗？谢谢啦~~~

tiekuai

回复 3# 时光机器人


    一般写在括号里面是初始化interface的module驱动的， 写在下面的话就是使用interface的模块驱动。

interface信号默认是inout， 如果你需要指定input/output， 这种时候你可以用modport， 同时最好加一些clocking block.

时光机器人

回复 4# tiekuai


   谢谢！

时光机器人

回复 2# grow


  那您这样说clk和rst_n怎么驱动呢？是初始化interface的时候吗？

grow

clk,rst_n是在interface例化的地方，通常在tb里，用initial begin end赋值吧

时光机器人

回复 7# grow


   哦哦，明白了！谢谢您的帮助~~~