带隙基准源的启动时间

happyhope1 · 发表于 2016-1-19 09:44:14

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我做了一个带隙基准电压源，仿了一下它的启动时间，发现超过20ms，这个显然太大了，求问基准源的启动时间主要是由什么决定的？如何才能降低它的启动时间？

桨paddle · 发表于 2016-1-19 09:58:03

同问~~~~~

天牛不唱歌 · 发表于 2016-1-19 11:07:53

运放设计好一些，或者不用运放。

semico_ljj · 发表于 2016-1-19 11:36:21

回复 1# happyhope1

Cload多大？一般十几us~几十uS足够了

victor0o0 · 发表于 2016-1-19 11:53:47

启动电路没做好吧

e2top_kehan · 发表于 2016-1-19 16:07:18

冒昧的问一句, 楼主的带隙基准有 kick 电路吗? 我是想说一般做法是在运放的输入端注入电流，由与带隙基准相关的输出信号(逻辑电平)控制，当 bandgap 输出达到 ~1v 左右的时候会关闭 kick 电路。

飞雨留痕 · 发表于 2016-1-19 19:12:38

如果电路正常且不带输出buffer的话，主要还是负载电容的影响；如果负载ok，应该就是启动电路了

AcoAco · 发表于 2016-1-21 11:17:44

本帖最后由 AcoAco 于 2016-1-21 11:20 编辑

以上的建议都是很好的。
，受踢启动电路节点，应该是快速移动。所有其他节点正常移动合理在一起。有些偏见节点相对较慢，但如果设计不当不超慢。
如果踢启动快速踢：
1.如果一个节点是相对于其他人比慢节点装载有高容性负载很慢。如何偏置节点，它们是连接到很高的价值旁路电容？怎么样的偏置电流过低。
2.如果所有节点都超过你的偏置电流设置为非常低的值非常缓慢。即如果你的电路分支具有高容量吊阻抗非常高，比你将有一个非常缓慢的启动。
不知道什么是你的电路没有多少被注释。看着你的电路节点将提供线索。仿真是好的，既然可以观赏所有节点的电压和电流。
祝你好运！

happyhope1 · 发表于 2016-1-21 18:16:13

回复 3# 天牛不唱歌

的确是运放的影响

happyhope1 · 发表于 2016-1-21 18:17:38

回复 4# semico_ljj

Cload=2p，我试着改过这个值，但对结果并没有什么影响

[求助] 带隙基准源的启动时间

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