关于ADPLL测试遇到的毛刺问题

hughhuang · 发表于 2016-1-7 15:53:58

回复 9# bright_pan

好的，我试试看。因为需要预约测试间，比较麻烦，所以明天才能去测试，看看把可能的原因都测一下。。谢啦！

hughhuang · 发表于 2016-1-10 13:31:36

回复 9# bright_pan

前天去测试了，毛刺所在的频率和电源电压没有关系。也和带宽没有关系。纠结。

hughhuang · 发表于 2016-1-10 13:32:14

回复 5# wandola

前天去测试了，毛刺所在的频率和带宽没有关系。纠结，也不知道是哪里有问题。

seles314 · 发表于 2016-1-10 20:49:01

毛刺所在频率应该是和带宽没什么关系，但是你减小PLL带宽的时候预期看到的现象是15MHz附近毛刺的level会下降，如果毛刺的level不会下降，可以考虑可能是测试链路上引入的noise

hughhuang · 发表于 2016-1-10 21:32:53

回复 14# seles314

是哦，我去看看测试结果，你提醒的有道理，万谢~！

hughhuang · 发表于 2016-1-10 21:35:53

回复 14# seles314

对对，减小带宽时毛刺的level下降了。可能是什么原因呢？

supercar · 发表于 2016-1-11 05:59:15

你这是小数分频的，又是bang bang结构，应该会有分数杂散

hughhuang · 发表于 2016-1-11 09:18:09

回复 17# supercar

结构中并没有用小数分频。BB-PFD会引入杂散么？我去了解下。谢谢！

supercar · 发表于 2016-1-11 16:49:46

本帖最后由 supercar 于 2016-1-11 17:13 编辑

回复 18# hughhuang

抱歉，我看错了，你写的是输入信号频率约为170M！！！

BBPD是hard-nonlinearity结构，引入spur我的理解是肯定会的，按我的理解（不一定准确），BBPD只能periodicity校正相位误差，
这就必然导致VCO被周期性调制，也就是导致了spur，当然reference的noise会使这种调制被随机化（类似于sigma-delta小数分频PLL），
但我觉得不可能随机化就有那么好的效果。

你用的BBPD，增益跟输入信号的噪声有关，也就是输入信号噪声与环路带宽有关，你是如何
控制带宽的呢，使得相位裕度满足要求。是否用了环路增益校正算法？

对于BBPLL，环路稳定后如果输入信号抖动很小（一般参考时钟都会比较干净），PLL会出现limit-cycle
现象，对于这个问题，你在设计的时候有考虑过吗？
我的建议是你可以换个相噪比较差的参考时钟看看效果（当然这个时候in-band phase noise 会变差，
但可以看看spur是否有变化）

hughhuang · 发表于 2016-1-11 17:08:43

回复 19# supercar

关于改变环路带宽的问题，我们做的锁相环是ADPLL，用的数字滤波器，可以通过控制字改变滤波器的参数来调整环路带宽。那个BBPLL引入的limit cycle问题我不太清楚这是什么，能稍微描述下么？我也就做了一年锁相环，学的还很浅，当初设计的时候很多问题还没有考虑清楚。

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