verilog综合之后电路的逻辑优化问题

aarons.cheng

我用verilog写了一个四位超前加法器的数据流级代码，经过综合后发现电路是经过逻辑优化的，如果电路功能和结构比较复杂，要理清优化后的电路需要不少的时间，在实际设计的时候要这样去把综合出来的优化过的电路一一理清吗？

whz7783478

不需要。超大规模的电路在综合后进行逻辑一致性比较的，来确保综合化的功能和之前一致

aarons.cheng

回复 2# whz7783478
     这样的话就是我们不用去纠结综合出来的电路细节？对综合出来的RTL电路进行仿真，看是否达到要求，不行就改代码；
     辟如我用verilog写了个电路，发现符合逻辑功能，时序也符合，没有任何问题，但是电路就是没有达到我想要的目标能力，我就要从行为级的算法本身或者从数据流级的数据流向和处理方式去改进电路？（就好像全加器的延时导致电路速度过慢，然后改进成超前进位之类的例子）

     那这样的话，RTL查看器查看综合出来的RTL电路有什么作用勒？求大神指点指点

z894811350

我是初学者，个人没有遇到时序问题，即使ddr2跑到250MHz也没有引起时序报错，当你的设计结果出现了问题，你应该知道你的设计思路是否正确，前期仿真只是验证功能，我一般都是抓包。我刚开始涉及代码的时候天天盯着modelsim看，等到下载到板子，问题出现了却不知道为啥，感觉还是不要总盯着理论。
rtl图我几乎没看过，也不知道如何用那东西，如果有大神浏览至此，希望讲解一下查看rtl图的作用还有时序仿真怎么知道是否满足设计要求？

whz7783478

回复 3# aarons.cheng

综合电路的优化都是工具实现，比如DC或者FPGA自带的工具。你可以通过看RTL综合后的电路，来看是否优化是否合理。虽然工具优化的效果越来越好，但是还是有一点点不足的。一般就会看看关键路径就好。

aarons.cheng

回复 5# whz7783478


   哦哦，我应该懂了。您的意思是不是这样：      1、我们实际是使用verilog的行为级，数据流级，门级建模设计电路，最后由工具自动综合优化出最终的RTL电路。我们可以通过查看RTL电路图看到实际的电路结构。
      2、实际的电路结构是经过优化的从而跟我们所想的设计结构不一样，显得不直观。这时我们可以经过仿真保证逻辑功能和时序达到要求。
      3、若电路有错，我们要检查代码的设计思想或者通过查看优化电路的关键路径去检查设计中存在的问题，从而进行改进，而不用费时的去分析整个优化后的电路结构来改错或者改进；