新手，求教，cadence进行LVS后出现以下结果。

liu_c · 发表于 2015-12-4 22:09:50

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图中ERC results的红色叉报错是什么意思？

hfwangxf · 发表于 2015-12-5 11:44:56

p衬底没有接电位

liuzexue · 发表于 2015-12-5 12:05:15

我想起以前作drc检查时，基本不去管erc的错误……
也不知道这样合不合理……

liu_c · 发表于 2015-12-5 13:55:35

回复 2# hfwangxf

谢谢，TSMC的，画版图时，已经接了。请问这种错误最可靠的检查方法是什么？是看网表吗？

liu_c · 发表于 2015-12-5 13:57:22

回复 3# liuzexue

应该有影响，我这个可能就是因为这样的错误，结果后仿结果偏差太大。

zhangyang_qy · 发表于 2015-12-5 14:27:10

严格按照流程来做，DRC，LVS，不报错，仔细后仿，一般就可以了。

hfwangxf · 发表于 2015-12-5 19:08:37

回复 4# liu_c

得看具体电路吧，有时候有dnw管子的时候，如果是双电源供电的话衬底很容易接错的，我也是新手，之前碰到过类似的问题。如果单电源供电的话报衬底悬浮应该没事，只要最后拼top有接电位就好了

liu_c · 发表于 2015-12-6 14:20:34

回复 6# zhangyang_qy
说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗？

liu_c · 发表于 2015-12-6 14:20:58

回复 6# zhangyang_qy
说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗？

liu_c · 发表于 2015-12-6 16:17:47

回复 6# zhangyang_qy
说是psub浮空，但是检查了很多遍，没发现问题。时间紧急，请问NMOS周围罩一圈OD算是衬底接了低电平吗？

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