器件上到底能不能走线？

thonu · 发表于 2015-9-30 14:15:22

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数字部分不讨论。只针对模拟部分（除差分对外）的器件（低压mos/高压mos/电阻/电容）上的走线情况！（1）公司目前um级别的工艺两三层金属，金属2可以在器件上走线。这样做可以使面积减少，连线更简单少拐弯，但是在有源区上方的走线不知道是否妥当？或者一般的信号线可以走，clk线 powe线不要走就ok？
（2）对于nm级别的多层金属（4层及以上）的呢？
以上问题，在网上目前没找到准确规范的解释。希望前辈们多多指教啊！

535977672 · 发表于 2015-9-30 15:29:53

流片出来就知道可以不了该，要大胆实验。

thonu · 发表于 2015-9-30 15:40:55

回复 2# 535977672
想知道一个普遍的做法

ZMOS · 发表于 2015-9-30 17:54:02

分制程：先進的制程除了差分對器件上面有明確要求外，其他的都可以走；
分DEVICE，高壓的線不能跨過低壓區；等等

thonu · 发表于 2015-10-8 09:32:14

回复 4# ZMOS

好的，多谢指教！

icfbicfb · 发表于 2015-10-8 14:11:11

应该可以吧，没太多讲究

Yestare · 发表于 2015-10-25 21:27:41

其实主要是看寄生和抽RC后， run postsim 为准！

1249068807 · 发表于 2015-12-18 17:31:37

基本都走的没啥大影响

hehuachangkai · 发表于 2015-12-19 14:35:05

clk等告诉信号不行。

巍峨山 · 发表于 2015-12-21 10:37:38

要看这条线，是什么信号。

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