verilog中有“do”这样的关键词吗？为什么用“do”命名变量时verdi会报错？

大帅哥1989

如题。“syntax error”
仿真中遇到的，把变量名字改了就没事了

acgoal

回复 1# 大帅哥1989


   do是关键词，用于do ... while循环中

大帅哥1989

回复 2# acgoal


    好像do while是system verilog中的用法，verilog中并无存在，这也就是为什么我在用仿真软件时没有报错，而verdi却报错了，可能verdi对sv和v一视同仁吧

acgoal

回复 3# 大帅哥1989


   那你就要看verdi的选项了。有可能带了sv，也可能是verilog-2001的，这个没有具体研究了。