xilinx对输入信号延时

haitaox · 发表于 2015-8-12 12:49:18

回复 10# 574920045

你用的哪一款adc？

574920045 · 发表于 2015-8-12 13:41:26

回复 11# haitaox

HMCAD1511

haitaox · 发表于 2015-8-13 13:04:29

HMCAD1511 datasheet v03.0711
Figure 5: Dual channel - LVDS timing 8-bit output
从这幅图可以看出 LCLK是采样时钟，FCLK是周期性的波形，1111000011110000
把FCLK也作为解串的一个通道，当FCLK解串后的数据是11110000时，就认为对齐了

574920045 · 发表于 2015-8-13 13:36:02

回复 13# haitaox

大师就是大师！只需一句话就可以道破真谛！

haitaox · 发表于 2015-8-13 15:20:25

回复 14# 574920045

客气，我之前做过类似的。经验而已。

挂在天边的鱼 · 发表于 2015-8-15 16:25:25

如果是发送串行数据的芯片，芯片本身一定提供了定位边界的方法的，还是要多看芯片手册

liangliang0631 · 发表于 2015-8-16 10:21:19

问题还在吗？能否贴个波形图看看？

574920045 · 发表于 2015-8-27 17:28:24

回复 9# haitaox

大师，我现在遇到一个问题，因为我的差分输入有8对，画pcb的设计人员为了不走过孔将8对差分线分二组，分别在同一个bank的上下二个halfbank中，而我的帧对齐信号和一个组差分线在同一个halfbank中，这样我的时钟输入的时候我就通过bufio2生成二个时钟给二组selectIO模块，现在就是我同步过程中和帧对齐信号不在同一个halfbank的差分数据有时候就会没有对齐，但是和帧对齐信号在同一个halfbank的差分线就可以同步，不知道是不是我过bufio2的原因呢/

haitaox · 发表于 2015-8-29 20:04:53

回复 18# 574920045

您好
1.spartan6的解串有2种方式，第一种是bufpll，第二种是bufio2.
2.如果是bufio2，则串行数据必须在一个halfbank中，且时钟和数据要在同一个halfbank
3.如果是bufpll，则串行数据必须在一个bank中，时钟可以在任意bank，但是推荐在同一个bank，因为此时走线最近
4.你现在的情况，可以考虑bufpll的解串方法，具体的时钟结构可以参考ug382

574920045 · 发表于 2015-9-1 08:29:12

回复 19# haitaox

刚看到您的回复！谢谢大师！我再去看看！

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