求教大神们，FPGA 串并转换 ISERDES的问题

320070921971 · 发表于 2015-7-12 18:33:00

回复 13# gaogangjie

解决了，参考了xilinx的APP866，还有源代码呢。

320070921971 · 发表于 2015-7-12 18:33:58

回复 15# gaogangjie

这个做法有问题，没法实现。

320070921971 · 发表于 2015-7-12 18:35:22

回复 20# 574920045

我用的是多通道输出的串行ADC，一个ADC可以处理8路模拟信号。用的是TI的ADS5281。

574920045 · 发表于 2015-7-16 08:20:41

回复 1# 320070921971

最近也在弄ADC采样，需要用到内部的串转并，不知道你用的是IP核还是原语来实现的？对于LVDS输入和输出有没有引脚上的限制？我用selectIO生成的IP核对于引脚分配上老是出错啊！

320070921971 · 发表于 2015-7-16 20:38:10

回复 24# 574920045
用的是原语 Iserdes

320070921971 · 发表于 2015-7-16 20:39:43

回复 24# 574920045

ADC输出的LVDS信号正常接入FPGA差分对就可以了~随路时钟接区域时钟管脚。（我用的是Virtex 5）

gaogangjie · 发表于 2015-7-28 15:32:12

请教楼主 iesrdes的bitslip 作用是什么呀？

320070921971 · 发表于 2015-7-28 16:37:21

回复 27# gaogangjie

user guider上说了啊就是iserses的输出可以移位，每次移动一位，以找到正确的数据。

gaogangjie · 发表于 2015-7-30 08:03:33

哦再请教一下那个“Bit Clock Alignment Setup”位时钟为什么要对其啊？直接将dclk引入不行吗？

320070921971 · 发表于 2015-7-30 09:16:52

回复 29# gaogangjie

从ADC出来的data和dclk是对齐的，可是进入FPGA后，dclk是要进时钟管脚，然后时钟buffer（bufio，bufr），走时钟网络，均匀接入触发器的时钟管脚，而data直接进触发器。两者的相位关系变了，必须重新对齐，才能采集到正确的数。

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