纯组合逻辑path unconstrainted

笑霸 · 发表于 2015-7-19 20:31:41

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本帖最后由笑霸于 2015-7-19 20:34 编辑

我正在做一个纯组合逻辑的设计，前端综合时设计中path是约束好的但是在后端时，path的不再是组合路径，而是起于internal pin或者终于internal pin的path。这样path全是unconstrainted，且不在COMBO这个group中。

report_timing

trippa · 发表于 2015-7-19 22:33:10

问前端要约束？

笑霸 · 发表于 2015-7-20 11:41:04

回复 2# trippa

我在icc里面读入前端的sdc文件了，而且icc里面可以写出sdc文件，应该是有约束的啊。

hjacky2010 · 发表于 2015-7-20 18:59:26

回复 3# 笑霸有些约束你没有写，tool会自动设置的。

我还是不懂 · 发表于 2015-7-20 23:09:01

回复 1# 笑霸

你的SDC有问题，组合逻辑一般我们SDC中用set_max_delay 约束的，你看你图片中，貌似怎么定义了一个虚拟时钟，而它属于一个IO timing；

至于你说的group 问题，后端PR工具里面你需要自己创建组的，工具默认的是按照launch clock 分组的

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