一个关于锁存问题的代码

chang75161 · 发表于 2015-7-16 10:20:48

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x

always@(posedge clk_in)
begin
if(clip_out<8)

data_out1<=data_in1;
else if((clip_out>=10)&&(clip_out<200))

data_out1<=dout1;;
end
当clip_out为9的时候是保持前一状态吗，还是处于未知态例如先前clip_out为7，结果是7时的那个状态，先前是10，结果是10的那个状态，但是还是处于未知态，求解答。仿真效果是锁存效果，但是FPGA却是处于未知态，求大神解答

jack888518 · 发表于 2015-7-16 10:39:04

锁存效果，保持前一状态

chang75161 · 发表于 2015-7-16 10:44:33

回复 2# jack888518
查看图像的时候出现的却是未知态，不知道为啥

jack888518 · 发表于 2015-7-16 10:46:30

回复 jack888518
查看图像的时候出现的却是未知态，不知道为啥
chang75161 发表于 2015-7-16 10:44

登录/注册后可看大图

查看图像是什么意思？去看FPGA综合出来的电路，寄存器用的什么单元，分析一下就知道了

chang75161 · 发表于 2015-7-16 11:10:06

回复 4# jack888518
看FPGA图像视频的效果，存在未知态

jack888518 · 发表于 2015-7-16 12:08:26

回复 jack888518
看FPGA图像视频的效果，存在未知态
chang75161 发表于 2015-7-16 11:10

登录/注册后可看大图

如果你确定是这个寄存器的问题，你可以改改RTL试一下
加入等于9时，out<=out的逻辑。

不过从你描述看，不是这里的问题，你需要继续debug

asic_xuan · 发表于 2015-7-19 17:45:28

clip_out为9时，两个if条件都不满足，就应该保持前一状态

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