懂Verilog的请戳进来看一下帮帮忙

砂胆源 · 发表于 2015-5-22 17:58:40

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Verilog小白一个，老师要求把RR-FSM的电路用代码写出来并综合，改了多次还是没改对，请问有没有大牛写过这个代码发发来看看    checker用的是奇偶校验    下面的是我的代码  就是不知道奇偶校验码k怎么产生  而且怎么才能综合

`timescale 1ns/1ps
module fsm_example (din,rst_n,clk,
vout);
input din, rst_n, clk;
output vout;
reg vout,q,R3;
reg[1:0] R1,R2,R0;
reg[0:0] k;
reg[2:0] a;
reg [1:0]  next_state,current_state;
parameter [1:0] NONE = 2'b00;
parameter [1:0] SINGLE = 2'b01;
parameter [1:0] DOUBLE = 2'b11;

always @ (posedge clk or negedge rst_n)
if (!rst_n)
  begin
current_state <= NONE;
end
else
begin
R0<= next_state;R1<=R0;
R3<=q; R2<=R1;
end
always@(R0)begin
a={R0[1:0],k[0:0]};q=^a;end
always@(posedge clk or  R0 )
if(R3)
  current_state<=R2;
else
  current_state<=R0;
  always @ (din or current_state)
case (current_state)
NONE:
if (din )
next_state = SINGLE;
else
next_state = current_state;
SINGLE:
if (din )
next_state = DOUBLE;
else
next_state = NONE;
DOUBLE:
if (din )
next_state = current_state;
else
next_state = NONE;
default:
next_state = current_state;
endcase

always @ (current_state)
case (current_state)
NONE : vout = 1'b0;
SINGLE : vout = 1'b0;
DOUBLE : vout = 1'b1;
default: vout = 1'b0;
endcase
endmodule

timchen0716 · 发表于 2015-5-23 12:55:47

没有写过类似的代码，但是看到下面的代码就觉得不对。
我猜你想表达的是一个DFF，但是这种写法无论是FPGA和ASIC综合器都很难识别。

always@(posedge clk or  R0 )
if(R3)
  current_state<=R2;
else
  current_state<=R0;

砂胆源 · 发表于 2015-5-23 21:19:12

本帖最后由砂胆源于 2015-5-23 21:22 编辑

回复 2# timchen0716

那应该怎么写我今天又改成这个样子  always@(R3 or  R0 )if(R3)
  current_state=R2;
else
  current_state=R0;

你应该说的是这个写法是不对的那你可不可以告诉我可以怎么写即能实现上面功能又能综合  谢谢  用case代替if？