derive_pg_connection创建的VDD VSS两个port有什么用【已解决】

jiazhang · 发表于 2015-5-8 17:26:18

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本帖最后由 jiazhang 于 2015-5-8 22:47 编辑

derive_pg_connection的时候用选项 -create_ports top 创建top level的 VDD 和 VSS 的两个port

请问这俩port有什么作用呢；自己的这个 design最高layer用的metal6，放到chip level的时候，用metal7的strap直接和design中的metal6的

strap直接连接不就可以给deisgin供电了吗为什么还需要创建两个port呢？

huangjiajun1213 · 发表于 2015-5-8 21:12:17

模块级别的时候就必须有这两个port。如果没有ICC在顶层run lvs的时候top power ring会在该模块上方报出一堆VDD NULL,VSS NULL short的错误！因为模块没有这两个port,顶层就没法对这个模块derive ，给calibre跑lvs的网表module定义里头也会少了这两个power port, top flat lvs网表都可能吃不进去

icfbicfb · 发表于 2015-5-8 21:15:34

有这2个port会更好，方便的多

jiazhang · 发表于 2015-5-8 21:38:16

回复 2# huangjiajun1213

那top的话就没必要设置这两个port了是吧

icfbicfb · 发表于 2015-5-8 21:40:35

也要的，写出verilog出来也有的，

jiazhang · 发表于 2015-5-8 21:44:14

回复 5# icfbicfb

版主也就是说无论是 block level的desing还是 chip level的design 都必须声明这个port吗

感觉如果block level，我的最高层用的是metal6做的strap，那么在top层直接用metal7 通过打孔方式就可以连接起来就可以给这个block供电啊不明白为什么需要另外的两个port呢

huangjiajun1213 · 发表于 2015-5-8 22:31:44

顶层也要，只是我们经常把power port 当信号port定义了，如果定义了，就只好在网表最后assign上去了,没定义就按正常流程走

huangjiajun1213 · 发表于 2015-5-8 22:37:11

回复 6# jiazhang
你可以去试一试，我保证你打不上via,除非你把这个模块移开，并且生成和模块内部一模一样的m6放在那里。你可以把这个模块当std cell看待，如果一个std cell没有power pin，它是不是没法derive,那就没法连power strap，你即使手动放在site上它也是和power strap short了

jiazhang · 发表于 2015-5-8 22:47:14

回复 8# huangjiajun1213

恩这么一说就理解了！挺形象的多谢哈！

jiazhang · 发表于 2015-5-9 23:22:08

回复 8# huangjiajun1213

突然想起来，对于top level来说，创建了VDD VSS的port，因为port是逻辑上的，那是否还需要

create_terminal来为此port创建terminal呢？

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