如何避免 icc place 阶段 merge clock gating cell

995331220 · 发表于 2015-4-28 13:22:47

本帖最后由 995331220 于 2015-4-29 13:12 编辑

在做place时候，发现，会merge 掉综合时候做进去的clock gating cell 。把原本400多的cell merge 成了1000多。
如何解决这个问题的？
似乎是ICC先去识别设计中的icgcell，然后去做merge 。

icfbicfb · 发表于 2015-4-28 13:22:48

你估计设置了  set_optimize_pre_cts_power_options [-split_clock_gates string]
                           (Call split_clock_gates to improve enable timing)
      [-merge_clock_gates string]

optimize_pre_cts_power 的选项

还有：place_opt -optimize_icgs 应该不会merge icg的，你可以再看看

icfbicfb · 发表于 2015-4-28 17:06:54

悬赏1信元有意义么，有点诚意还行？

笑霸 · 发表于 2015-4-29 10:44:53

回复 3# icfbicfb

我也是嘿嘿了

大龄文艺男青年 · 发表于 2016-1-15 11:21:08

11111

[求助] 如何避免 icc place 阶段 merge clock gating cell

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