关于TDC噪声的一些问题

microrh

做TDC最近有些迷糊了，对于简单的延迟链结构，如何保证每一级的延迟相同，PVT造成的mismatch一般如何消除；由于start上升沿经过延迟链的波形和stop的波形在上升时间上会有一些不同，我自己做的时候譬如将上升时间都设为15ps，但是经过延迟链后的波形的上升时间一般都要大一些，这个时候如何定义它们的时间差，还是Vdd/2 到Vdd/2的时间差吗；另外，对于基于counter的ADPLL上的TDC应用，是不是需要增加DLL来保证TDC的量程刚好为反馈回来的周期时间。

谢谢各位~

bright_pan

也还在学习中，我觉得Tr/Tf的这个影响应该没关系，因为每一级基本一致，都有这个问题。 应该更重要的还是某一级的td和其它不一样引起的这个spur问题，更需要重视，PVT引起的mismatch，最终表现就是对于某固定芯片有固定的spur。
看目前的论文，虽然有一些文献提出了算法补偿，但难以理解；不知道核心算法是什么。我觉得比较可行的还是加入dither那个，在ref_clk送到TDC那里加入dither；

microrh

回复 2# bright_pan

对于 tf/tr的问题主要是我想用TA结构对time residue进行放大，但是由于两个上升沿的倾斜度不一致，对于这个时间余量的大小不知道怎样去定义了；以及，非常感谢您的答疑~

bright_pan

TA?   这个看论文功耗很大的，虽然今年来很多论文这样子做。

microrh

回复 4# bright_pan
嗯，这块儿的功耗确实挺大，但看了一下noise shaping结构，感觉好复杂的样子； 另外对于TA倍数的控制，总觉得看得文章中都没有一个比较信服的说明

bright_pan

采用游标卡尺结构呢？ td1-td2， 应该这种比较好。

microrh

回复 6# bright_pan
  游标型的对于PVT的敏感性会很大吧，时间差不知道怎么控制比较好

BJUTZZM

楼主最近还在做TDC吗？小弟刚开始不久，可否留个联系方式交流一下。