求高人指导！如何用Verilog-A实现下降沿触发

xiulin · 发表于 2015-3-10 20:53:06

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求高人指导！如何用Verilog-A实现下降沿触发

tedious · 发表于 2015-3-11 08:34:54

@(cross (V(a)-Vmid, -1)) begin .
// Vmid is the middle voltage. if rail to rail is 0~1.2V, Vmid=0.6V
// but you could set any value you want.

end

xiulin · 发表于 2015-3-11 10:27:52

回复 2# tedious

file:///C:/Documents%20and%20Settings/Administrator/Application%20Data/Tencent/Users/234853636/QQ/WinTemp/RichOle/Y2SB@7J]C@%7BZV)4T%7D)KDG_4.jpg
file:///C:/Documents%20and%20Settings/Administrator/Application%20Data/Tencent/Users/234853636/QQ/WinTemp/RichOle/IJ)PON(XE%7DEO45IJB3 U2.jpg
这是我的代码，仿真结果不对啊

[求助] 求高人指导！如何用Verilog-A实现下降沿触发

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