锁相环中鉴相器的设计

sara9233 · 发表于 2015-3-10 17:08:49

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各位大神，小妹是个新手，有个问题想请教下，这是上升沿透明的TSPC的D触发器，但是不知道为什么UP信号会输出这样，求大神指教

ipmsn5 · 发表于 2015-3-10 17:17:01

UP信号某些时候处于HIZ状态，所以不是0，而是负数，建议后面加上2级inverter。

ipmsn5 · 发表于 2015-3-10 17:18:13

TSPC based PFD, 不常用于低频PFD(低于500MHz），如果高于1GHz才会考虑。

gaozhiqiang · 发表于 2015-3-10 21:54:29

有些奇怪

jinxiuru · 发表于 2015-3-10 21:58:49

谢谢楼主分享

jeffej · 发表于 2015-3-11 11:43:40

add some delay ?!!!

sara9233 · 发表于 2015-3-13 10:57:37

回复 3# ipmsn5

那一般采用什么结构比较好呢？

sara9233 · 发表于 2015-3-13 11:03:10

回复 6# jeffej

this problem have been sovled,the another problem is that how can i test the deadzone time,and what is the better wave of no-deadzone?

ipmsn5 · 发表于 2015-3-13 14:21:40

这篇文章有提到一种传统的结构，

ipmsn5 · 发表于 2015-3-13 14:23:33

deanzone 的脉冲宽度一般来说保证所以PVT corner 都可以出现就可以了，在0.18um及以上选择400ps~1ns
0.13um及以下选择100ps~400ps。
我在28nm选用的是150ps。

[解决] 锁相环中鉴相器的设计

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