formality失败

liliwa · 发表于 2014-6-5 20:07:33

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在这里想问下大家，是不是formality没通过的话，这个设计就算是失败了，还能补救么。
听别的同学说是，要是没通过formality，则基本就没戏了，我这个好郁闷啊，1.8w个点匹配，300多个点不匹配，然后就失败了。这接下来怎么弄呢？
忘解惑。谢谢各位了

xinu2009 · 发表于 2014-6-6 11:01:41

跟LVS一样，慢慢来。
DC出来的SVF有没有加上？
看下没有match的点有没有寄存器做一下analysis。工具会对design进行比对，不同的点会标记出来。就能看到RTL和netlist的区别在哪里。
把仿真的时候的波形调出来再看一下，有的IO可能是高阻态但是不影响仿真，将RTL里面能进入到core里面的所有的不定态全部去掉。
有没有做ECO，做ECO的话小心名字不match哦。

liyanyu_1987 · 发表于 2014-6-6 16:29:40

有很多点不匹配，建议看一下有多少个点未必对，严重怀疑你的fm没跑通，看一下log吧，搜索一下error和warning看有没有异常

liliwa · 发表于 2014-6-6 16:41:04

回复 3# liyanyu_1987

谢谢您了。找到问题所在了，但是正在解决中

liliwa · 发表于 2014-6-6 16:48:11

回复 2# xinu2009

非常感谢您，问题一点一点的还是找到了。现在还得想想解决办法

歪枣树 · 发表于 2014-7-22 09:46:30

回复 2# xinu2009

版主，fm加载dc的svf时，说是无效文件，Error 27:state 0,line1:Expected 'Operation'

icfbicfb · 发表于 2014-7-22 16:49:28

dc set_svf off 了么，最后

liliwa · 发表于 2014-7-24 10:36:28

回复 6# 歪枣树

我们实验室的DC跑出来的SVF文件是空的，然后在做formality时，就手动加载了库的路径还有DW的路径，最后也还是过了

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