请教有关generateCapTbl指令疑问，求大家多多查阅多多发言啊~

Synopsys-IC · 发表于 2014-7-7 11:01:38

帮顶！

Cadence—IC · 发表于 2014-7-8 08:30:34

回复 9# icfbicfb

版主求解啊

songzm2008 · 发表于 2014-7-9 11:16:59

回复 9# icfbicfb

是这样的，不过应该需要修改，你看生成出来的top metal width和ICT中的可能不一样。可以修改ICT再生成captable

Synopsys-IC · 发表于 2014-7-9 12:21:21

回复 13# songzm2008

请问如何修改呢？ICT的top metal只有4层，而用这样的ICT却生成出来了5层，很奇怪不是吗？

icfbicfb · 发表于 2014-7-9 14:12:37

没关系啊， RDL层还能算层啊，又不能做routing，直接ignore ， go on flow就好了，

zhanggd · 发表于 2015-11-19 09:51:49

icfb版主说的对,出现了metal5算是正常现象,也就是RDL这一层,不是什么大问题,大不了在PR的时候设置一下,setMaxRouteLayer 4不就可以了.个人理解

Cadence—IC · 发表于 2017-3-30 11:02:32

已解决！感谢！

wlma · 发表于 2017-6-9 05:54:46

版主你好，我想问下，生成这个电容表以后，设置preRoute_res,postRoute_res的时候提示invalid command这是为什么

fangwang85 · 发表于 2021-2-26 16:34:57

mark

[求助] 请教有关generateCapTbl指令疑问，求大家多多查阅多多发言啊~