Verilog里面pulldown怎么使用？

441307320 · 发表于 2014-6-30 21:18:27

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如题，Verilog里面有个pulldown，是怎么用的啊，这个比较偏，查了很多资料都没有，希望有大神能够指点一下，谢谢！

haitaox · 发表于 2014-7-1 08:43:46

端口的上下拉最好在ucf中定义

hfut_shixuebao · 发表于 2014-7-2 16:15:01

无知小白帮顶~~

orlye · 发表于 2014-7-2 21:06:26

这个一般只放在testbench里用。
它相当于一个模块，使用时直接例化
pulldown instance_name (wire_name);

441307320 · 发表于 2014-7-4 21:59:41

回复 2# haitaox

已经搞明白了，谢谢

441307320 · 发表于 2014-7-4 22:00:20

回复 3# hfut_shixuebao

已经搞明白了，谢谢

441307320 · 发表于 2014-7-4 22:01:13

回复 4# orlye

已经搞明白了，谢谢
我是在仿真的时候用到的

cbg · 发表于 2014-7-10 17:10:00

回复 7# 441307320
求解答。。

441307320 · 发表于 2014-7-10 23:16:24

回复 8# cbg

在Xilinx安装目录下有个lib.pdf文件，里面有详细介绍，推荐你去看看

[求助] Verilog里面pulldown怎么使用？