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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 做过capless LDO的前辈，请教个问题
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楼主: zjw916

[讨论] 做过capless LDO的前辈，请教个问题

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semico_ljj
发表于 2014-6-2 17:16:59 | 显示全部楼层
LDO响应时间如果可以做到几个nS，那么你以计算一下带宽是多少？功耗是多大才行，怎么去做补偿
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zjw916
 楼主| 发表于 2014-6-2 19:18:50 | 显示全部楼层
回复 11# semico_ljj

你说的对，如果完全靠快速通路去扛10ns的负载电流跳变，带宽要100MHz，至少也要50MHz，这是相当困难的。

那我想请教你一个问题，如果要扛住负载电流在10ns时间内从0到10mA的跳变，一般这个片内电容要加多大呢？


我刚才简单算了一下，貌似要1nf左右的片内负载电容（ripple小于100mv），是这样子吗？


谢谢
   
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semico_ljj
发表于 2014-6-3 11:16:16 | 显示全部楼层
如果要扛住负载电流在10ns时间内从0到10mA的跳变，这个相当于1uS 1A的上升速率，非常大了，需要特殊考虑！
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semico_ljj
发表于 2014-6-3 11:17:16 | 显示全部楼层
设计需要预留，但是也不要过度设计，这样成本上不合算。
你确认你的系统有这么快的SR？
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mikeppq
发表于 2014-6-3 13:02:38 | 显示全部楼层
大概650pF的样子
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SOMANY
发表于 2014-6-3 15:21:15 | 显示全部楼层
我现在也在搞这个东西，不好搞啊！
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semico_ljj
发表于 2014-6-3 16:52:21 | 显示全部楼层
负载Cap也是根据需要 分布于不同的数字模块周围。最大限度利用剩余空间
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gzsong1125
发表于 2014-6-3 21:48:17 | 显示全部楼层
呵呵 看看 路过
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peterlin2010
发表于 2014-6-4 09:12:49 | 显示全部楼层
100pF的片内电容
會多大阿..

是否可以片內 LDO 0- 10ma 可以分多路 ??  如果變為  0-3ma 一組 片內 LDO
會不會比較好做?
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stromlee
发表于 2014-6-19 19:29:27 | 显示全部楼层
本帖最后由 stromlee 于 2014-6-19 19:31 编辑

50M GBW，设计LQ MODE，在关掉负载同时下拉1ma电流，相当于从10mA~1mA跳变，应该可以在ripple100mV之前响应过来。但是这样功耗大。。。所以负载关掉后过一会关掉LDO省电       状态机麻烦点而已
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