时钟分频

hit0821201 · 发表于 2013-12-16 19:07:36

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现在大家在做设计中，时钟分频逻辑都怎么实现啊？
纹波分频？
基于div解码的2N分频？
基于多路选择器分频？
可否展示你们的分频逻辑的代码呢？

chenjh1027 · 发表于 2013-12-24 21:39:58

对时钟没有太多要求的话，就是基于counter的分频，可以任意分频比，但占空比可能做不到50%。

hit0821201 · 发表于 2013-12-26 09:49:38

回复 2# chenjh1027

哦。谢谢！

kenpu_soc · 发表于 2014-4-3 14:08:38

回复 3# hit0821201

如果要求可综合的，对于分频不建议用counter来实现，因为后端需要做时钟树，用counter分频相当于把时钟树打断掉了。

haimo · 发表于 2014-4-9 09:11:41

回复 4# kenpu_soc
那请问用什么方法分频？谢谢

kenpu_soc · 发表于 2014-4-11 14:38:10

回复 5# haimo

对于ASIC/SOC设计来讲，芯片中一般都会有一个专门处理时钟和复位的模块，逻辑设计的时钟和复位的时钟树，一般源头就在这个模块，而对于各个时钟的分频，一般都在该模块实现。至于具体如何实现分频，ASIC/SOC的一般方法是调用Foundary厂的技术库提供的clkgatedcell，然后通过寄存器选通该cell，至于多少分频，一般就看你寄存器设置的值为多少。这样出来的分频时钟，做clock tree时，和源头时钟时直通的。但是就是不能保证占空比。对于上升沿或者下降沿实现的数字电路来讲，这个是无所谓的。

haimo · 发表于 2014-4-14 10:33:16

回复 6# kenpu_soc
请问前辈，这样做，是不是能保证分频时钟和主时钟同沿呢？

454520982 · 发表于 2016-11-25 10:54:01

回复 6# kenpu_soc

受教了。。原来这么复杂，我还以为只用简单写几行verilog分频代码就行

[讨论] 时钟分频

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