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雨的诺言 · 发表于 2014-3-26 22:26:16

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刚刚学的Verilog，在modelsim中写的一个3-8译码器代码，一直显示有语法错误，大家帮忙看看，不胜感激！

截图

haimo · 发表于 2014-3-27 09:12:34

是不是timescale前面的·用的不对啊，应该是键盘左上角ESC键下面的那个键

asic_service · 发表于 2014-3-27 12:43:43

modelsim显示文件类型是VHDL。不是应该是verilog吗？

雨的诺言 · 发表于 2014-3-27 15:18:37

嗯，是这个问题，谢谢！请问代码仿真都对的，可是在编译的时候说：Error loading design，请问这是什么问题呀！

雨的诺言 · 发表于 2014-3-27 15:33:51

回复 2# haimo

那个是对的，是文件类型选错了！

雨的诺言 · 发表于 2014-3-27 16:06:09

上面的问题解决了，帮我看看这个移位寄存器错在哪儿了[img][/img]

雨的诺言 · 发表于 2014-3-27 16:07:33

移位寄存器
回复 6# 雨的诺言

jwiloveyou · 发表于 2014-3-27 18:35:02

2‘b00, 这个的引号用错了。
另外，在时序逻辑里应该用非阻塞逻辑

雨的诺言 · 发表于 2014-3-27 23:11:53

非常感谢，完全正确！

雨的诺言 · 发表于 2014-3-29 13:21:47

回复 8# jwiloveyou

这是什么问题？

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