编译命令:
vcs -sverilog ${XILINX}/verilog/src/glbl.v -y ${XILINX}/verilog/src/XilinxCoreLib +libext+.v -y ${XILINX}/verilog/src/unisims +libext+.v -f $XILINX/secureip/vcs/gtx_dual_fast_vcs/gtx_dual_fast_cell.list.f
我现在碰到了一个编译问题:
如果加上参数“-sverilog”,编译后报错“System Verilog Keyword 'continue' cann't use here ”。错误的文件是gtx_dual_fast.vp(加密了的)。
如果不加参数“-sverilog”,编译后虽然之前的错误没了,但有新的错“interface is used as '1800-2005' keyword without -sverilog”。并建议我加上"-sverilog"。
咋办呀?