一个关于PLL时域行为模型的相位噪音的问题

rong00i8 · 发表于 2013-12-1 22:48:04

你确定，其他模块理想时，vco输入端的白噪声无spur？

mystrip · 发表于 2013-12-4 00:18:14

回复 11# rong00i8

确定。这是只有VCO有白噪音时PLL输出的相位噪音图。

rong00i8 · 发表于 2013-12-4 08:17:21

请问你的白噪音加了多大？我觉得spur太小淹没在noise中
vco input reference和vco输出 pnoise转换你是否知道？

mystrip · 发表于 2013-12-7 06:28:27

请问你的白噪音加了多大？我觉得spur太小淹没在noise中
vco input reference和vco输出 pnoise转换你是否知 ...
rong00i8 发表于 2013-12-4 08:17

登录/注册后可看大图

谢谢回复！我又把白噪音加大了好多，如下图，VCO开路cycle jitter大约20ps左右

PLL输出中没看到明显的reference spur (32kHz)

我相信上图中准也会有被埋没的reference spur，毕竟白噪音也有低频分量。但若被埋没了，那么相对来讲就不重要了。你说的vco input reference和vco输出 pnoise转换是指什么？

icmy042 · 发表于 2017-1-6 23:23:09

本帖最后由 icmy042 于 2017-1-6 23:25 编辑

您好！请问您时域模型怎么写的呢？是even driven model 吗？时域的model怎么加入噪声呢

its_aleix · 发表于 2024-10-31 09:16:27

请问这个时域的相噪模型，是修改了1/f和其他f的系数得到的吗。。我改了之后出来的波形后面很粗

[求助] 一个关于PLL时域行为模型的相位噪音的问题