入门PLL

shine724

我想基于cmos设计一个CPPLL，频率在10M到300M，jitter不大于50ps，分频实现自然树连续分频，大神们有何高见

semico_ljj

频率在10M到300M 范围好宽啊 滤波器不太好实现 jitter也小

jamesccp

参考频率范围？VCO范围？

ipmsn5

这个指标正常，设计的时候不会有大问题，如果jitter是RMS的话，
1，输入频率不要太低，最好是晶振，5-20MHz。
2，CMOS VCO的gain太高，设计的时候把Kv 设计在400MHz/V， tt, 25C. 就好了
3，CP的电流设定10uA比较合适，
4，loop filter的电容100p-200p都可以。 R值最好不要超过30K，否则噪声指标就会有压力。
5， pfd用meneatis 1996年paper上那种，业界最常用的。
功耗估计，如果180nm的话， pfd, divider 大约500uA,  cp大约100uA, bias什么的给200uA，VCO  500uA-1mA （300Mhz 条件）。 Total:1.5mA~1.8mA. 如果想提高噪声性能估计CP和VCO多加点电流，2.5mA 足够了

fallangel

回复 4# ipmsn5

顶你

wfcawy

回复 4# ipmsn5


    your current budget for VCO is too much ...

ipmsn5

我在SMIC .18um，EEPROM 工艺下做过270MHz PLL，功耗当时是1.1mA@270MHz。500uA给了VCO，jitter是15-25ps Rms。pk-pk 100--150ps.
但是频谱上VCO的噪声比较大，所以这里建议给多点VCO电流。

amswu

   

semico_ljj 发表于 2013-11-16 23:31
频率在10M到300M 范围好宽啊 滤波器不太好实现 jitter也小

这个范围肯定不在PLL fbdiv中实现，一定是PLL+post-divider