流水线ADC设计失败，请教！

adcer · 发表于 2013-11-6 23:51:53

怀疑是比较器输出给数字校准电路时timing太紧

tsmc40 · 发表于 2013-11-7 00:33:13

看来MDAC没错，但是比较器出的数字码（真实结果）没跟当级的MDAC传输曲线（正确结果）匹配上，所以输出看上去就是一部分码的权重出了问题，我猜是bubble killer或者是digital correction有错

fuyibin · 发表于 2013-11-7 20:08:23

回复 fuyibin

没有只出现在负半段，是时钟频率升高时负半段最先出问题，但随着频率继续提高，错误会蔓 ...
emma1987 发表于 2013-11-6 21:04

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你现在是clock频率快了才出现fail，那跟输入频率有没有关系？
由于clk频率低时，function正确，所以hold time应该没问题，看上去像setup time问题，但20M对数字电路应该不是问题，但还是需要check。还有一点就是MDAC里的comparator有没有reset，没有reset就也许要较长时间才能recover，就相当于有个迟滞，当大到超过0.5bit margin，事情就大条了

bright_pan · 发表于 2013-11-9 11:15:34

这个问题有解决吗？同病相怜啊，我也遇到了这个问题，一个芯片内部Iq两路这样子的ADC，一个出现这样子的情况，另一个没有。真是头大了。
我发现在我不接输入时，没有问题的ADC输出的code刚好是中间值32；但有问题的这个输出时44. 才6bit。
灌入正弦波, 也是在中间某个区间，突然整体值变大了一些。如果没有这个shift，就是一个很好的正弦波结果。

emma1987 · 发表于 2013-11-11 18:52:12

回复 11# adcer

回去查了一下给数字校准的timing，都是电平采样，没有沿采样的触发器，timing是不是要求就不是很高了呢？

emma1987 · 发表于 2013-11-11 18:59:40

回复 12# tsmc40

嗯，能给细说说bubble killer是什么吗？不太了解呀，谢谢啦

emma1987 · 发表于 2013-11-11 19:02:54

回复 13# fuyibin

fail和输入频率没有关系。
比较器有reset，回去再好好看看timing，现在小抓狂，还好有大家帮忙：）

emma1987 · 发表于 2013-11-11 19:03:56

回复 14# bright_pan

您那debug有进展一定分享呀~~

tsmc40 · 发表于 2013-11-12 00:22:51

回复 16# emma1987

单说bubble killer，主要是应对于高分辨率单级电路的比较器温度计码输出给出亚稳态的情况，你可以搜索‘火花码’，俗称气泡；级电路比较器用的越多，越容易产生气泡，bubble killer是一个简单的数字逻辑电路可以恢复出正确编码。
但看你的数字码加权给出的波形，就是在一部分位置上出现了权重的缺失，就仿佛，比较器给mdac的结果是正确的，mdac也给出了对的余差和传输曲线，但是比较器送给输出的某一位（或几位）数字码却是错的，让那一位的权重没有体现出来。所以猜测是一些数字辅助电路出了问题。同时又和采样频率相关，可能是数字逻辑的dff出了问题。还是得仿真才知道。理论上是应该可以重现这个结果的。

tsmc40 · 发表于 2013-11-12 00:24:33

哦对了，你最后数字码总要通过dff同步吧，这里也有可能有问题

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