设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 关于LDO的环路

发新帖

查看: 3015|回复: 7

[原创] 关于LDO的环路

发表于 2013-11-6 19:56:18 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

LDO仿环路时，瞬态都正常，可是仿DC的时候就有问题了，总是不收敛，而且输出总是起不来……在网表中修改ITL1,ITL2,ABSTOL,VNTOL可以跑得过去！可个人觉得问题还是出在电路中，可是弄了一周都没有找到问题的关键所在，还请各位前辈们指点迷津！（发个牢骚，做项目没有人带，觉得好有挑战啊………………）

相关帖子

回复

发表于 2013-11-7 11:16:05 | 显示全部楼层

看看稳态下有没有节点到其他地方阻抗无穷大，比如某一点与其他点的连接都是通过电容连的

回复支持反对

发表于 2013-11-7 20:09:36 | 显示全部楼层

請問你的架構是哪種的？ VREF 是從哪個節點拉出的？

回复支持反对

楼主| 发表于 2013-11-7 23:31:11 | 显示全部楼层

回复 2# chaojixin

谢谢你的关注与解答！通过今天一天的努力，找到了一些原因，确实是稳态时候的问题，导致了不收敛！希望明天再加油能够解决问题！

回复支持反对

楼主| 发表于 2013-11-7 23:32:56 | 显示全部楼层

回复 3# shaq

这就是我的基准电路！感谢你的关注！

EETOP创芯人才网简历投递入口

回复支持反对

楼主| 发表于 2013-11-7 23:34:12 | 显示全部楼层

回复 3# shaq

EETOP创芯人才网职位发布入口

回复支持反对

楼主| 发表于 2013-11-7 23:35:27 | 显示全部楼层

回复 4# 羊尾巴

图片又挂了……你可以看看这个帖子！就是我的基准！http://bbs.eetop.cn/thread-423945-1-1.html

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2013-11-15 17:01:33 | 显示全部楼层

使用较高版本的hspice更够有效地解决dc收敛性问题，

EETOP创芯人才网职位发布入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-12-20 18:14 , Processed in 0.021128 second(s), 7 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表