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查看: 8626|回复: 19

[讨论] 想跟大家讨论一个问题:关于CTS时的insertion delay

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发表于 2013-9-24 21:30:41 | 显示全部楼层 |阅读模式

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前几天在用icc做cts的时候,需要设置优化约束:set_clock_tree_options -target_early_delay 0.5 -target_skew 0.1 在看过man后发现该命令中的delay即insertion delay感觉像时钟的network latency。但是在看过synopsis的timing constrains and optimization userguide后,发现有这么一段话: Source latency, also known as insertion delay, is the time it takes for a clock to be propagated from its ideal waveform origin point to the clock definition point in the design.(在67页)。瞬间感觉凌乱了。按照手册上的说法,这个insertion delay应该指的是时钟的source latency!有没有哪位大神能在这里跟我讨论讨论的?从以往的经验来看,我跟人觉得insertion delay更像是network latency。这只是个人愚见,如有错误请批评指正!谢了!
 楼主| 发表于 2013-9-24 21:33:36 | 显示全部楼层
Timing Constraints and Opt user guide.pdf (2.33 MB, 下载次数: 453 )
附送给大家最新的版本userguide,欢迎讨论与赐教!
发表于 2013-9-27 15:07:39 | 显示全部楼层
CTS insertation delay 是指因为balance clock tree 造成的,目测是插buffer 之类 本人菜鸟 LZ勿信
 楼主| 发表于 2013-9-28 17:39:54 | 显示全部楼层
回复 3# 995331220


   我觉得你说的挺对的,也就是说insertion delay就是network latency可以这样理解吗?
发表于 2013-9-29 10:16:30 | 显示全部楼层
回复 4# dennisi123


   可以
发表于 2013-9-30 11:08:54 | 显示全部楼层
回复 4# dennisi123


   是的 我一直就这么理解滴呢
发表于 2013-10-18 01:12:54 | 显示全部楼层
insertion delay就是你的clock latency(長TREE的 時間長度)就是 network latency
source delay可以想像成是前一個BLOCK or CHIP的TREE
 楼主| 发表于 2013-10-18 09:28:55 | 显示全部楼层
回复 7# chyauchyau


   嗯 你说的我懂了。也就是说source latency相当于时钟的inputdelay可以这么理解吗?
发表于 2013-10-18 13:05:33 | 显示全部楼层
回复 5# damonzhao


    这个概念可以这么理解吗?
未命名.bmp
发表于 2013-10-18 13:31:06 | 显示全部楼层
回复 9# 智乐


    eetop.cn_未命名.bmp
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