关于AXI总线VALID和READY信号间的关系

小鸟探戈

刚刚在看AXI协议的资料 看到这样一句话It is important that during a write transaction, a master must not wait for AWREADY to be
asserted before driving WVALID. This could cause a deadlock condition if the slave is
conversely waiting for WVALID before asserting AWREADY.

这应该说的是AWREADY信号不能在WVALID之前就拉高，因为如果AREADY在等WVALID的话会造成死循环
看着这句话想了半天 也想不出为什么会这样 或者是我的英语水平有限把意思理解错了 有哪位大神懂的望指教一下

majia123qwe

理解反了吧，是WVALID信号不能通过AWREADY信号产生，否则会产生一个combinational loop.

小鸟探戈

回复 2# majia123qwe


   好像是我理解有误 我再琢磨琢磨  再问你一个问题 我今天去面试 问了一个问题 AHB的数据传输速度提高的瓶颈在哪 如果要提高AHB的数据传输速度 可以在哪些方面进行改进

majia123qwe

AHB的critical path是在hready，因为hready往往都是贯穿 输入hready, haddr, htrans,hwrite以及slave端逻辑的信号。要单方面提高速度，那么可以通过插入hready的stall cycle，从而截断 输入hready, haddr, htrans,hwrite，使hready只需要考虑slave端逻辑的timing。

如果还要提高速度，那么可以合理分配地址段，减少haddr的判断位数，或者定义slave只写、只读，不考虑htrans等等极限的提高。

小鸟探戈

太感谢了 学习了 以后有问题问您哈

hawaii_e

slave可以wait valid assertion产生ready，如果master在wait ready assertion产生valid，那么这样就会形成死锁。所以master不应该wait ready而产生valid

hello20072827

各位，我也有一个关于AXI写事务握手的问题，就是这个握手并没有规定,究竟先地址通道握手还是先数据通道握手，要是数据通道先握手了，这时都还没有地址，数据应该写往哪儿呢？

2ki

各位，我也有一个关于AXI写事务握手的问题，就是这个握手并没有规定,究竟先地址通道握手还是先数据通道握手 ...
hello20072827 发表于 2013-8-28 16:56

                               
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   各通道是独立的。数据通道握手成功就把数据暂存下来，地址通道握手成功就把地址等控制信号存下来，然后两个通道之间根据ID来匹配，然后.......

2ki

理解反了吧，是WVALID信号不能通过AWREADY信号产生，否则会产生一个combinational loop.
majia123qwe 发表于 2012-10-9 12:16

                               
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   这个不是组合环的问题。打个比方：卖家说先付款后发货，卖家说先发货后付款，这样永远也达不成交易。类比下........

eaglelsb

回复 7# hello20072827

最好找个已有的例子来研究，看看人家如何实现。比如SYNOPSYS的IP CORE，与AXI与关的接口，对方是master，这边slave来配合，是先出地址和awvalid, 随后出wvalid，可以在看到二者都拉高后将awready拉高得到地址，过一个时钟再将wready拉高得到写数据。

以前想过种可能，就是万一AXI mster那边出来乱了怎么办？比如先出数据，再出对应的地址如何办？或者要是awid与wid出来的不一致怎么办？设计了比较复杂的配合方式，比如awid是4bit的话，做了个双口RAM，按awid将地址储存起来，数据也可以按类似方式以wid为地址储存起来，还设个flag，如果awid与wid都有内容了，则将之取出来配对，官操作完成，同时将flag置低放下一个相同的awid/wid进来。而此时有其它的wid的话，不受影响。


后来发现这样做意义不大，如果是很复杂的应用，比如AXI仲裁器，可能有这个需要，如果就是很简单的一个master与slave对接，即便有不同的awid发送，也不会复杂，直接使用就好。