大家顶层模块用原理图方式还是HDL方式描述？

shiyinjita · 发表于 2013-8-1 21:14:11

顶层为原理图，剩下的为语言

HADIST · 发表于 2013-8-1 22:53:33

FPGA的顶层大都用原理图吧。

qiudanyi1 · 发表于 2013-8-2 14:58:49

回复 3# HADIST

你好，为什么我们都是用的是代码啊？是不是还做的项目不够大？

HADIST · 发表于 2013-8-2 15:09:59

回复 4# qiudanyi1

习惯吧，我们这顶层基本都是原理图

yadog · 发表于 2013-8-7 10:29:31

在校原理图，出来HDL。规模大约1w~2w行

印象中，厂家给的设计都是HDL的

starsoi · 发表于 2013-8-8 17:36:26

hdl, easy for scripting

vongy · 发表于 2013-8-9 08:40:46

使用verilog-mode连接顶层

sagegao · 发表于 2013-8-9 11:14:57

一般来说顶层模块之内要尽量避免glue-logic，如果纯粹是子模块之间的连接，我觉得原理图和HDL之间似乎没有多大区别。

bjzhaoxh77 · 发表于 2013-8-10 14:59:12

用RTL，但不能有其他逻辑。

[调查] 大家顶层模块用原理图方式还是HDL方式描述？