在cadece 中建立的verilog文件，保存时出错，提示Parsing of verilog file failed \

tangyaoyun

verilog代码我在modelsim上面跑过的呀，竟是些奇奇怪怪的问题，郁闷啊

`timescale 1ns/1ns
module codec(vin, out, reset);
  input [7:0]vin;
  input reset;
  output [2:0]out;
  
  reg [2:0]out;
always @(vin or reset)
   begin
      if (!reset)
        case(vin)
   8'b00000001: out = 3'b000;
   8'b00000010: out = 3'b001;
   8'b00000100: out = 3'b010;
   8'b00001000: out = 3'b011;
   8'b00010000: out = 3'b100;
   8'b00100000: out = 3'b101;
   8'b01000000: out = 3'b110;
   8'b10000000: out = 3'b111;
    default : out = 3'bxxx;
  endcase
else out = 3'b000;
   end
endmodule

question23

回复 1# tangyaoyun


    文件后缀是.v么？

tangyaoyun

回复 2# question23

是呀，直接在CIW中点击File->New->cellview->，然后把Tool改成Verilog-Editor弹出一个vi窗口，写完保存就提示出错，是不是Library path file 有问题？？

question23

回复 3# tangyaoyun


    你在窗口中输入
    which  verilog

能找到verilog这个执行命令么？如果找不到，请在PATH中定义INCISIVE（IUS）安装路径。

tangyaoyun

回复 4# question23
什么窗口，CIW吗？那个是which吗？不是witch？还有，我打开Verilog-XL窗口，看到Library Files那一栏是空的

question23

回复 5# tangyaoyun


    是你的terminal窗口，就是你输入icfb那个命令行窗口。Verilog-XL窗口是什么，怎么打开的？

tangyaoyun

回复 6# question23

能找到，verilog-XL就是在Analog Design Environment中Simulation->Options->Digital打开的

tangyaoyun

回复 6# question23
你能打开verilog-XL看看吗？看看你的是不是空的？谢谢了

tangyaoyun

回复 6# question23

你能打开verilog-XL看看吗，Liarbry File 那一栏是不是空的？

question23

回复 8# tangyaoyun


    明天看看。我的环境和你不一样，可能对你没有意义。