Xilinx开发板Block RAM的使用

cqugjw

刚刚入门，用ipcore生成了一个single port的bram，但是读写操作不知道该如何下手。哪位大大有基于ip core的bram的读写范例可以share一下的么？感激不尽！

warking

生成的ipcore的工程目录下就有example design，有testbench，仿真以下就知道了

baohananalog

:):):):):):):)

ejiedian

example_design文件下有几个VHD文件，怎么用来仿真？   求教一下哈。。

cqugjw

回复 2# warking
谢谢回复！不过example是vhdl的，我想用verilog来看一下，请问您有相关的例程么？谢谢。

yadog

下面是某官方的一个小例子，从下面的代码中可以自动综合出single port ram的

Verilog HDL Single-Clock Synchronous RAM with No Read-
Through-Write Behavior
module ram_infer (q, a, d, we, clk);
output reg [7:0] q;
input [7:0] d;
input [6:0] a;
input we, clk;
reg [7:0] mem [127:0];
always @ (posedge clk) begin
if (we)
mem[a] <= d;
q <= mem[a]; // Non-blocking write assignment means
                        // q doesn't get d in this clock cycle
end
endmodule

例化IP也是相似的，lz具体说下，上面这个程序，哪些/个地方有困扰？

cqugjw

回复 6# yadog

谢谢斑竹的回复，基于IP core的single port ram我已经读写成功了。先分享下代码：
先用core gen生成了一个8*8bit的single port ram，加载COE初始化文件：ABCDEBDA，直接例化。
Verilog部分代码：
module bramtest(
    input clk,input rst_n,
input ram1_en,
input [7:0] dina,
input [2:0] addr,
input wea,
output [7:0] douta

);

  ram1 sp_ram (
      .clka(clk), // input clka
      .rsta(rst_n), // input rsta
      .ena(ram1_en), // input ena
      .wea(wea), // input [0 : 0] wea
      .addra(addr), // input [2 : 0] addra
      .dina(dina), // input [7 : 0] dina
      .douta(douta) // output [7 : 0] douta
      );

endmodule

testbench部分代码：
module bramtest_test;
// Inputs
reg clk;
reg rst_n;
reg ram1_en;
reg [7:0] dina;
reg [2:0] addr;

// Outputs
reg wea;
wire [7:0] douta;

// Instantiate the Unit Under Test (UUT)
bramtest uut (
.clk(clk),
.rst_n(rst_n),
.ram1_en(ram1_en),
.dina(dina),
.addr(addr),
.wea(wea),
.douta(douta)

);


initial begin

// Initialize Inputs
clk = 0;
ram1_en = 1;
rst_n = 0;
dina = 0;
addr = 0;
wea = 1;

#60 wea = 0;

end

always #10 clk = ~clk;
always #20 begin dina <= dina + 1; addr <= addr+1; end

endmodule

仿真波形：

single port ram仿真波形

cqugjw

回复 6# yadog
这是我写的simple dual port的仿真，8*8bit，相同的初始化coe文件，所以我写了testbench想先把这几个数据读出来，但是一直得不到正确结果。源代码贴上烦请帮忙分析一下（没有用到rst pin）
Verilog部分：
module sdp_bram(
    input clk,
input rst_n,
input [7:0] dct_in,
output [7:0] dct_out
    );
reg ena;
reg wea;
reg [2:0] addra;
reg enb;
reg [2:0] addrb;


sdp_ram sdp_ram (
  .clka(clk), // input clka
  .ena(ena), // input ena
  .wea(wea), // input [0 : 0] wea
  .addra(addra), // input [2 : 0] addra
  .dina(dct_in), // input [7 : 0] dina
  .clkb(clk), // input clkb
//  .rstb(rst_n), // input rstb
  .enb(enb), // input enb
  .addrb(addrb), // input [2 : 0] addrb
  .doutb(dct_out) // output [7 : 0] doutb
);

endmodule


testbench部分：
module sdp_bram_test;
// Inputs
reg clk;
//reg rst_n;
reg [7:0] dct_in;
// Outputs
wire [7:0] dct_out;
reg ena;
reg wea;
reg [2:0] addra;
reg enb;
reg [2:0] addrb;
// Instantiate the Unit Under Test (UUT)
sdp_bram uut (
.clk(clk),
.rst_n(rst_n),
.dct_in(dct_in),
.dct_out(dct_out)

);

initial begin

// Initialize Inputs
clk = 0;
ena = 0;
enb = 1;  //读使能
//rst_n = 0;
dct_in = 0;
addra = 0;
addrb = 0;
wea = 0;

// Wait 100 ns for global reset to finish
#400 wea = 1;
// Add stimulus here
end

always #10 clk = ~clk;
always #20 begin  addrb <= addrb+1; end //依次读出8个地址的数据
//


endmodule

仿真结果：输出一直是0，无法读出初始化值。

yadog

回复 8# cqugjw

没太明白没用rst？
如果是所例化的IP选择了有rst输入，那么在例化时必须得给rst一个明确的状态，使得该IP可以动


是有什么特别的原因使得lz无法输入rst？

cqugjw

回复 9# yadog
我用core gen生成IP核的时候，RST这个pin是可选的，我就没有勾上。想先做个简单的实验。