如何降低fan-out太大导致的延时

FBI888 · 发表于 2013-6-6 17:06:12

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如题，各位大虾
好像可以用复制组合逻辑的办法，但我在verilog中这么做被dc综合时貌似会被优化掉，结果仍只有一个组合逻辑。
另外可不可以通过设置dc达到目的
谢谢

mars_bmx · 发表于 2013-6-6 23:47:10

set_max_fanout value
默认的value是无穷大你可以把value改小不过面积就会变大

FBI888 · 发表于 2013-6-7 09:39:24

回复 2# mars_bmx
哦。谢谢
那有什么办法使复制的组合逻辑不被优化掉吗？

yadog · 发表于 2013-6-7 11:10:55

verilog代码中使用keep没？
还是使用keep也会被优化？

FBI888 · 发表于 2013-6-7 13:42:22

回复 4# yadog
我是用dc综合的，请问keep如何写？

yadog · 发表于 2013-6-7 14:36:51

回复 5# FBI888

DC不熟，你可以查下DC的手册，类似关于synthesis attribute部分的

一般是下面的格式：
wire keep_wire /* synthesis keep */;

(* KEEP = "TRUE" *) reg [31:0] some_bus;

有熟悉DC的可以帮忙解答一下

mars_bmx · 发表于 2013-6-7 16:36:18

回复 3# FBI888

set_dont_touch object

FBI888 · 发表于 2013-6-7 18:54:03

回复 7# mars_bmx
谢了
试了下，有点问题，dc报了warning
dont_touch on net XX maybe overidden by compile because it's connect to a generic logic
然后还是被优化掉了

mars_bmx · 发表于 2013-6-7 20:00:40

回复 8# FBI888
你可以把它下面连的object也dont_use或者试一下set compile_keep_original_for_external_references true不知道你的synthesis是top-down还是bottom-up

FBI888 · 发表于 2013-6-8 10:08:40

回复 9# mars_bmx
还是不行啊，set_dont_use是指综合时禁用cell吧。

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