请教一个verilog编程问题悬赏100信元

yong19891101 · 发表于 2013-5-23 10:26:03

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本帖最后由 yong19891101 于 2013-5-23 10:52 编辑

现在有一个存储器ram （深度128），上半部分为大于0的整数，下半部分为0，且所有这些数的和为128.现在我想把这些数一个一个读出来，要求就是：
读出来的数是几，就要让这个数保持几个周期，直到读出的数为0为止
比如第一个读出来是4，就要让这个4保持4个周期，在下一个数来到之前。我知道是用减计数器但是关键怎么用我调了很久也没调出来时序总是不对

总了怎么悬赏啊我不会用啊

moshushi_xiang · 发表于 2013-5-23 16:44:19

你这是让别人帮你写一个verilog？那100信元是不是少了点

39123811 · 发表于 2013-5-23 18:28:09

你用counter，递增递减随你，但是当counter overflow或者是underflow的时候输出信号，该信号控制ram的使能端（或者是cs）。

你说的“上半部分为大于0的整数，下半部分为0，且所有这些数的和为128”，是指address还是什么？我看不懂。

iyama · 发表于 2013-5-23 18:41:10

先把问题描述清楚吧。

yong19891101 · 发表于 2013-5-23 20:06:25

回复 2# moshushi_xiang

重新发了个贴悬赏500 我能力有限呵呵程序写了好麻烦帮忙看看非常感谢

yong19891101 · 发表于 2013-5-23 20:07:15

回复 4# iyama

重新发了个贴希望能帮忙看看谢谢

yong19891101 · 发表于 2013-5-23 20:10:41

回复 3# 39123811

重新发了个贴写的清楚一些希望帮忙看看谢谢

lijfzcm · 发表于 2013-5-23 20:46:22

程序贴出来看看

yong19891101 · 发表于 2013-5-23 20:48:54

回复 8# lijfzcm
我开了另外一个新帖一样的名字你去看一下

zhaichunhua168 · 发表于 2013-5-24 21:31:31

没看明白！！

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