Designware library里的IP核能映射成门级网表么

yameide18 · 发表于 2013-3-1 14:59:54

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RT.....

phoenixson · 发表于 2013-3-1 15:47:57

可以的,如果是经过授权的

yameide18 · 发表于 2013-3-1 16:21:05

回复 2# phoenixson

我实例化了DC自带的dw_foundation里的一个ram，但是综合以后输出来的门级网表怎么还是一段verilog代码呢？

phoenixson · 发表于 2013-3-2 09:53:25

回复 phoenixson

我实例化了DC自带的dw_foundation里的一个ram，但是综合以后输出来的门级网表怎么还是 ...
yameide18 发表于 2013-3-1 16:21

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ram 这东西，不是 standard cell ，你最终实现需要有gds,lef,cdl,timing lib才可以，你需要购买他们提供的全套ip，要包括我说的这些

yameide18 · 发表于 2013-3-2 10:32:42

回复 4# phoenixson

就是说仅仅破解了DC还不够咯，那用DC综合的时候RAM只能自己实现了？您刚提到的gds,lef,cdl,timing lib能提供给我全名么？网上有free的么？问题比较多，谢啦。

phoenixson · 发表于 2013-3-2 13:11:39

是的，你需要自己实现，或者购买他们的ip.

yameide18 · 发表于 2013-3-2 23:43:08

回复 6# phoenixson

但是看synopsys官网http://www.synopsys.com/dw/buildingblock.php designware library------Datapath and building block IP 这个里面包含了一些加法器，registers,sram什么的。这些应该是提供的吧?

phoenixson · 发表于 2013-3-3 19:17:05

回复 phoenixson

但是看synopsys官网http://www.synopsys.com/dw/buildingblock.php designwa ...
yameide18 发表于 2013-3-2 23:43

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那些是可以提供的，但是你看好了，它其实还是基于logic & sequential cell开发的，不是通常的那种hard macro,这肯定不是你想要的东西

yameide18 · 发表于 2013-3-3 20:04:39

回复 8# phoenixson

这些ram做处理器的buffer足够了吧

yameide18 · 发表于 2013-3-3 20:08:42

我是个菜鸟，还不太能理解logic & sequential cell和hard macro区别诶，求大侠再指点

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