关于VerilogA的一个语法问题

wind2000sp3

回复 10# 灵淼


    在逻辑、判断、循环语句中，最好不要给节点电压和支路电流赋值。应该用中间变量比如:
integer x;


if (A>B) x=1;
else x=0;

V(OUT)=x*5+!x*4;
就是这个意思，领会精神。

话说你是在哪里工作的？这么爱写VerilogA不如来我这工作。

灵淼

回复 11# wind2000sp3


    恩 领会这个概念了~我回去再改改试试~ O(∩_∩)O谢谢~

您是 自己开的公司？你们都用VerilogA代码？ 在哪个城市啊？

灵淼

回复 11# wind2000sp3


    我现在还是学生~人在北京~

灵淼

回复 11# wind2000sp3


    功能还是不对~不能实现。其实 就是想实现滞回比较器的功能~这个 代码应该怎么来写呢？

wind2000sp3

回复 14# 灵淼


    这个不好写哈，涉及的语法比较多。给你一个思路，你可以边查资料边写。
要有两个参数：
parameter real vref=1;
parameter real voffset=0.02;

要有判断语句和中间变量：
integer x;
if (V(IN)>vref) x=1;
else if (V(IN)<(vref-voffset)) x=0;

要有时序语句
@ （cross ( V(IN)-vref, +1));
@ (corss ( V(IN)-vref, -1));

要有瞬态赋值语句
V(OUT) <+ transition(x*vhigh+!x*vlow,delay,rise,fall);

最好还要有初始状态语句和反馈语句。

能教你的就这么多了，领会精神。

灵淼

回复 15# wind2000sp3


    我想问下 那个初始状态语句的设置 应该是在什么文件中设置呢？我看的资料上说要预先设置好，而不是在 程序中设置。难道是在头文件中设置吗？如何找到头文件呢？  谢谢了~

wind2000sp3

就在命令行里面写，比如

analog begin
   @ (initial_step or initial_step("dc")) begin
       a=1;
       b=2;
end
       V(OUT) <+ V(IN)*a/b;

end

灵淼

回复 17# wind2000sp3





    我直接写的@（initial_step） begin……
  但是最后会报错……是什么原因呢？

lin116

回复 2# wind2000sp3


    前辈您好，我在用verilog导入到cadence时提示如下错误，但是我在.v文件中没发现错误，请您帮忙看一下是什么问题。/home/dianke/ic5141/design/sar_logic.v
assign start   =!en_! & en_reg;
                    |
ncvlog: *E,EXPSMC (/home/dianke/ic5141/design/sar_logic.v,28|20): expecting a semicolon (';') [6.1(IEEE)].
                 begin
                     |
ncvlog: *E,CSISYX (/home/dianke/ic5141/design/sar_logic.v,110|21): case item syntax error [9.5(IEEE)].
                default:
                      |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,114|22): expecting a statement [9(IEEE)].
               endcase
                     |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,119|21): expecting a statement [9(IEEE)].

module __nclib.sar_logic:module

errors: 4, warnings: 0

xiaomanzi

楼主，我现在用一个带隙基准的veriloga代码，就是你这段代码，也遇到你这行代码的语法问题，请问你当时是怎么改的，求救~