苦恼于DFF的设计。求助

ys0290 · 发表于 2013-1-8 21:49:01

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我用的是65nm，设计输入数据是40G，时钟是10G的DFF。电源电压是1.2，请问，在前仿真时候，至少要保证DFF多大的-3db带宽。CML buffer要保证多大的带宽？我设置的摆幅是0.4V请问这样是否合理，因为摆幅与带宽成反比，但是大摆幅可以抑制噪声和BER。谢谢啦

ys0290 · 发表于 2013-1-9 13:55:52

希望大牛来回答一下

jiang_shuguo · 发表于 2013-1-9 14:06:06

ys0290 · 发表于 2013-1-9 16:30:46

回复 3# jiang_shuguo

肿么了

jiang_shuguo · 发表于 2013-1-9 16:52:34

回复 4# ys0290

你说呢，当然是肿了呗。这个可以估算出来的。

ys0290 · 发表于 2013-1-9 16:54:33

回复 5# jiang_shuguo

求指点呢。

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