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查看: 5923|回复: 3

[求助] VHDL的变量赋值

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发表于 2012-12-16 13:58:43 | 显示全部楼层 |阅读模式

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麻烦问下各位,在写VHDL中,对变量进行赋值,该怎么写?假设上面定义了模块:
component r2p_corproc
port(

clk
: in std_logic;

ena
: in std_logic;

Xin
: in unsigned(15 downto 0);

Yin : in signed(15 downto 0);


Rout
: out unsigned(19 downto 0);

Aout
: out signed(19 downto 0)

);
end component;

下面对模块内部的信号赋初值,

signal clk : std_logic:= '0';
signal ena : std_logic:='0';
signal Xin : unsigned := '0001'; --有错
signal Yin : signed := '0001'; --有错

然后我改成了:
signal Xin : unsigned <= '0001'; --有错
signal Yin : signed <= '0001'; --有错

但都报错。报告的错误是:在“”“”中有语法错误。。。我真心没搞懂这是哪里的错。。。
发表于 2012-12-16 18:02:41 | 显示全部楼层
用"0001",非'0001'.
 楼主| 发表于 2012-12-16 19:54:49 | 显示全部楼层
回复 2# mhleu

修改后:

signal Xin : unsigned := ”0001“;
signal Yin : signed := “0001”;
   报告的是:array type for xin is not constrained.array type for yin is not constrained.还是有错



然后,我试着改成:
signal Xin : unsigned <= "0001";
signal Yin : signed<= ”0001“;


此时,报告:near "<=" expecting ‘;’
凌乱了,不知道怎么改了。。。。
发表于 2012-12-16 21:37:05 | 显示全部楼层
signal Xin: unsigned (15 downto 0) := "0000000000000001";
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